Verilog 自动化

自动生成 verilog 模块端口、实例及其连接，适用于 Sublime Text 2 & 3

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版本 2013.08.06.08.11.47
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Readme

源代码: raw.githubusercontent.com

Verilog 自动化

此插件可以自动将端口添加到当前编辑的文件中，生成模块实例（需要 ctags）、添加实例连接、添加 Verilog 代码文件的头部。支持 Verilog-1995 和 Verilog-2001 两种风格。我从 VIM 的类似插件 automatic.vim 中借鉴了这一想法，只为 Sublime Text 2 & 3 重写了。

功能

AutoPort
AutoInst
AutoDef
AddFileHeader

描述

AutoPort:(shift+f6)

在“/autoport/”标记后自动将端口添加到当前编辑的文件中。

注意：不支持该风格

input clk,output single_out,   //multiple input/output/inout keywords in the same line
input clk,rst,
chip_en;    //multiple signals separated by comma written in different lines

注意：当同一文件中有多个模块时，请不要使用此功能。

示例

之前

(verilog-1995 style):

module test(/*autoport*/);
    input [1:0]a;
    input b;
    output [2:0]c,d;
    inout e;

(verilog-2001 style):

module test(/*autoport*/);
    input wire[1:0]a;
    input wire b;
    output reg [2:0]c,d;
    inout wire e;

之后

module test(/*autoport*/
//inout
            e,
//output
            c,
            d,
//input
            a,
            b);

AutoInst:(shift+f7)

在“/autoinst/”标记后自动生成模块实例（需要 ctags）。

注意：需要将光标放在模块名称处，支持多光标以生成多个实例。

示例

之前

test test_instance(/*autoinst*/);

之后

将光标放在模块名称“test”上

test test_instance(/*autoinst*/
        .e(e),
        .c(c),
        .d(d[2:0]),
        .a(a[1:0]),
        .b(b));

AutoDef:(shift+f8)

在“/autodef/”标记后自动添加实例连接。

示例

之前

/*autodef*/



    test test_instance(/*autoinst*/
            .e(e),
            .c(c),
            .d(d[2:0]),
            .a(a[1:0]),
            .b(b));

之后

/*autodef*/
wire e;
wire [2:0]d;
wire c;
wire b;
wire [1:0]a;
//assign e=
//assign d=
//assign c=
//assign b=
//assign a=



test test_instance(/*autoinst*/
            .e(e),
            .c(c),
            .d(d[2:0]),
            .a(a[1:0]),
            .b(b));

AddFileHeader:(shift+f9)

在设置文件（最好是用户的设置文件）中添加您的个人信息，如下或留空：

{
        "Author":"Mike",
        "Company":"Microsoft",
        "Email":"[email protected]"
    }

因此生成的文件头部如下所示

//==================================================================================================
    //  Filename      : test.v
    //  Created On    : 2013-04-01 21:37:31
    //  Last Modified : 
    //  Revision      : 
    //  Author        : Mike
    //  Company       : Microsoft
    //  Email         : [email protected]
    //
    //  Description   : 
    //
    //
    //==================================================================================================

变更日志

05/08/2013

Add verilog-2001 style port declaration support.
Add comments support, single line commneted-out code will be ignored.