SublimeLinter-contrib-modelsim
💥👌 ModelSim vcom/vlog插件用于SublimeLinter。提供VHDL和Verilog/SystemVerilog的代码检查。
详细信息
安装
- 总数 4K
- Win 4K
- Mac 155
- Linux 305
8月6日 | 8月5日 | 8月4日 | 8月3日 | 8月2日 | 8月1日 | 7月31日 | 7月30日 | 7月29日 | 7月28日 | 7月27日 | 7月26日 | 7月25日 | 7月24日 | 7月23日 | 7月22日 | 7月21日 | 7月20日 | 7月19日 | 7月18日 | 7月17日 | 7月16日 | 7月15日 | 7月14日 | 7月13日 | 7月12日 | 7月11日 | 7月10日 | 7月9日 | 7月8日 | 7月7日 | 7月6日 | 7月5日 | 7月4日 | 7月3日 | 7月2日 | 7月1日 | 6月30日 | 6月29日 | 6月28日 | 6月27日 | 6月26日 | 6月25日 | 6月24日 | 6月23日 | 6月22日 | |
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Windows | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 2 | 1 | 2 | 1 | 2 | 3 | 3 | 0 | 0 | 0 | 1 | 2 | 0 | 0 | 0 | 0 | 5 | 3 | 3 | 1 | 1 | 0 | 2 | 1 | 2 | 0 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
Mac | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
Linux | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 5 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
README
SublimeLinter-contrib-modelsim
此用于SublimeLinter的代码检查插件提供了对ModelSim和QuestaSim中提供的vcom/vlog作为VHDL/Verilog/SystemVerilog编译器的接口,它们提供了代码检查模式。vcom将用于“VHDL”文件,vlog用于“Verilog”和“SystemVerilog”文件。
安装
必须安装SublimeLinter才能使用此插件。
请使用Package Control来安装代码检查插件。
在安装此插件之前,您必须确保系统已安装vcom/vlog。
为了使SublimeLinter能够执行vcom/vlog,您必须确保其路径可用给SublimeLinter。文档涵盖了路径配置问题处理。
设置
- SublimeLinter设置:http://sublimelinter.readthedocs.org/en/latest/settings.html
- 代码检查器设置:http://sublimelinter.readthedocs.org/en/latest/linter_settings.html
向vcom/vlog传递参数
参数可以在代码检查器设置文件中传递,或设置在项目设置文件中。
- 使用代码检查器设置文件:“javascript // SublimeLinter 设置 - 用户 { "linters": { "vcom": { “args”:[“-2008”, “-lint”, “-check_synthesis”], “working_dir”: “$project_path/../sim” }, “vlog”: { “args”:[“-sv”, “-lint”, “-check_synthesis”], “working_dir”: “$project_path/../sim” } } } “
- 或者,可以在项目文件中设置特定项目的参数:“javascript “settings”: { // SublimeLinter-contrib-modelsim “SublimeLinter.linters.vcom.args”: [“-2008”, “-lint”, “-check_synthesis”], “SublimeLinter.linters.vcom.working_dir”: “$project_path/../sim”, “SublimeLinter.linters.vlog.args”: [“-sv”, “-lint”, “-check_synthesis”], “SublimeLinter.linters.vlog.working_dir”: “$project_path/../sim” } }, “
演示
vhdl
用于 VHDL 文件
verilog
用于 Verilog 文件